Numer: 03/2019 Str. 58
Autorzy: Mateusz Kuc , Wojciech Sułek , Dariusz Kania :
Tytuł: Sprzętowa implementacja dekodera LDPC w strukturze FPGA*
Streszczenie: W artykule przedstawiono sprzętową implementację dekodera LDPC (ang. Low-Density Parity-Check) w strukturze FPGA (ang. Field Programmable Gate Array). W celu zredukowania złożoności implementacji wykorzystano algorytm MIN-SUM dla węzłów bitowych (CNU) i węzłów kontrolnych (VNU). W zrealizowanym dekoderze wykorzystano kod regularny (3,6) macierzy kontrolnej o wymiarach 512 x 1024 i zaimplementowano 4-bitową magistralę danych. Poprawność działania dekodera zweryfikowano praktycznie.
Słowa kluczowe: kody LDPC, FPGA, Min-Sum, implementacja sprzętowa