Numer: 09/2020 Str. 16
Autorzy: Mateusz Kuc , Wojciech Sułek , Dariusz Kania :
Tytuł: Sprz˛etowa implementacja nieregularnego dekodera QC-LDPC w strukturze FPGA
Streszczenie: W pracy przedstawiono sprze˛ towa˛ implementacje˛ dekodera kodów QC-LDPC w strukturze FPGA. Zaprezentowany dekoder moz˙y byc´ skonfigurowany do obsługi algorytmu Min-Sum lub Normalized Min-Sum. Normalizacje˛ w algorytmie Normalized Min-Sum wykonano za pomoca˛ układów kombinacyjnych. Przedstawiono równie˙z porównanie dekoderów o ró˙znych rozmiarach magistral propagacji wiadomo´sci (ang. beliefs). Badania eksperymentalne prowadzono z wykorzystaniem układu FPGA rodziny Cyclone V firmy Intel oraz kodów LDPC ze standardów 802.11ad i 802.16e.
Słowa kluczowe: QC-LDPC, FPGA, Min-Sum, Normalized Min-Sum, 802.11ad, 802.16e, WiGig, WiMax